Clock Domain Crossing

Clock Domain Crossing

a.Structual issues(sCDC): 만약 Storage element에서 데이터 입력이 Clock Edge에 너무 가까이에서 바뀐다면(Setup time), 이 Element는 metastable 상태로 갈 것이고 출력은 신뢰 될 수 없다. 비 동기적인 Clock domain crossing은 metastability failure가 되는 특유한 경향이 있다. 이러한 문제들을 해결하기 위해서 회로는 "Buy time"으로 설계되어야 하며, metastable signal은 안정적인 값으로 정착할 수 있도록 하기 위해서 전형적으로 Synchronizer들을 사용한다.

Synchronization을 완료한 이후 Synchronizer들이 놓여있는 구조는 여전히 문제가 있다. 예로 설계는 반드시 동기화된 신호가 수렴하지 않는지를 보증하여야하며, 재수렴은 기능적인 에러들을 생성할 수 있다.

b.Functional error(fCDC):설계자들은 CDC 회로의 둘 중 하나의 측면에 대해서 안정성과 기능성이 적절하게 넘겨졌는지를 보증해야한다. 그외에, 수신하는 Clock domain에서 데이터 불안정성을 가지는 Clock domain들 사이에서 신호 전달 동안 신호 값의 손실이 있을 수 있다.

source: Clock domain crossing, Cadence.