XiangShen V3 - https://github.com/OpenXiangShan/XiangShan VROOM - https://github.com/MoonbaseOtago/vroom BOOM - https://github.com/riscv-boom BOOM: The Berkeley Out-of-Order RISC-V ProcessorBOOM: The Berkeley Out-of-Order RISC-V Processor has 11 repositories available. Follow their code on GitHub.github.com

https://semiwiki.com/ip/2899-qualcomm-arteris-deal/

Quick-start # Download the template and setup environment git clone https://github.com/ucb-bar/chipyard.git cd chipyard ./scripts/init-submodules-no-riscv-tools.sh # build the toolchain ./scripts/build-toolchains.sh riscv-tools # add RISCV to env, update PATH and LD_LIBRARY_PATH env vars # note: env.sh generated by build-toolchains.sh source env.sh cd sims/verilator make CONFIG=LargeBoomConfig R..

RISC-V RISC-V는 2015년 설립되었고, 무료이며, 개방형 ISA(Instruction Set Architecture)이다. 2015년 회사 Project에서 RISC-V를 처음 접하였던것 같다. 그때 RISC-V의 성능은 잘 기억나지 않지만 Rocket 경우 Cortex-M 시리즈와 비교할 정도로 성능이 좋지 않았던 것으로 기억한다. 하지만, 현재도 많은 업체에서 관심을 가지고 있는 것으로 보인다. License 문제에 대해서 자유로울 수 있는 자금력이 부족한 팹리스 회사들에게는 큰 이점이 있다. 아마도, IOT 관련된 SoC개발에 RISC-V가 많이 사용되지 않을까 생각된다. https://riscv.org

Synopsys ZeBu ZeBu는 Zero Bug에 줄인 말이라고 Synopsys에서 말했지만, 정작 ZeBu내에 산재한 합성이슈가 많음. ZeBu4가 나온 지금은 많이 없어짐. Cadence는 palladium, mentor는 veloce가 있었지만 emulator가 없었던 synopsys에서 프랑스 EVE회사를 인수함. ZeBu Version: ZeBu1 - ZeBu2 - ZeBu3 - Xilinx Virtex 6? 7? ??? ZeBu4 - Xilinx ultrascale. ZeBu2부터 ZeBu4까지 써보면서 많이 이슈도 줄고 Gate Count와 synth clock 이 많이 개선됨.

Read TransactionMaster는 ARVALID를 인가하기 전에 ARREADY를 인가하기 위한 Slave를 기다리면 안됨.Slave는 ARREADY를 인가하기 전에 인가되어지기 위한 ARVALID를 기다릴 수 있음.Slave는 ARVALID가 인가되기 전에 ARREADY를 인가 할 수 있음.Slave는 유효한 데이터가 가능하다는 것을 나타내는 RVALID를 인가하기 전에 인가되어지기 위한 ARVALID와 RREADY를 기다려야 함.Slave는 RVALID가 인가되기 전에 RREADY를 인가하기 위한 Master를 기다리면 안됨.Master는 RREADY를 인가하기 전에 인가되어지기 위한 RVALID를 기다릴 수 있음.Master는 RVALID가 인가되기 전에 RREADY를 인가 할 수 있음.Wr..